台积电TSMC一些技术特点

TSMC 3DFabric™，这是全面的 3D 硅堆叠和先进封装技术系列。3DFabric™ 补充了先进的半导体技术，以释放客户的创新。

封装技术曾经被认为只是后端流程，几乎是一种不便。时代变了。计算工作负载在过去十年中的发展，可能比前四个十年要大。云计算，大数据分析，人工智能 (AI)，神经网络训练，人工智能推理，先进智能手机上的移动计算，甚至自动驾驶汽车，都在推动计算极限。

现代工作负载将封装技术推向了创新的前沿，对产品的性能，功能和成本至关重要。这些现代工作负载推动产品设计采用更全面的系统级优化方法。3DFabric™ 为客户提供了自由和优势，可以更全面地将产品设计为一个微型芯片系统，与设计更大的单片芯片相比，该系统具有关键优势。

TSMC 的 3DFabric™ 由前端和后端技术组成。前端技术或 TSMC-SoIC™（集成芯片系统）使用领先的硅晶圆厂的精度和方法，用于 3D 硅堆叠。台积电还拥有多个专门的后端晶圆厂，用于组装和测试硅芯片，包括 3D 堆叠芯片，并将加工成封装设备。TSMC 3DFabric 的后端技术包括 CoWoS ^®和 InFO 系列封装技术。

TSMC 的 3DFabric 为客户提供产品设计的终极灵活性，将封装技术带到创新的前沿，并且对产品的性能，功能和成本至关重要：

上市时间： 客户可以重复使用不经常更改或不能很好扩展的技术块来开发“小芯片”，从而加快创新并缩短上市时间

性能和效率： 3DFabric 允许将高密度互连芯片集成到封装模块中，从而提供更高的带宽，延迟和电源效率

外形 尺寸：将各种逻辑，内存或专用芯片与 SOC 集成，为各种应用提供更小的外形尺寸。

成本： 客户可以在更成熟，成本更低的半导体技术上重复使用模块，例如模拟 IO，RF 以及那些不经常更改或扩展性良好的模块。客户可以将可扩展性良好的逻辑设计，集中在台积电最先进的半导体技术上。

数据是当今数字经济中最宝贵的资源。目前每天生成超过 2.5 quintillion (10 ¹⁸ ) 字节的数据，并且速度正在加快。需要处理的数据比以往任何时候都多。内存在数据流中起着关键作用。逻辑和内存之间的差距是系统性能的瓶颈，为了优化成本和性能之间的权衡，采用了分层存储系统。层次结构的顶部是静态随机存取存储器 (SRAM) 和动态随机存取存储器 (DRAM)，两者本质上都是易失性的。SRAM 直接集成在逻辑芯片上作为缓存，提供最快的访问。DRAM 在物理上比 SRAM 小，因此支持更高的容量。由于需要不断刷新，DRAM 通常是片外存储器解决方案，比 SRAM 慢约 10 倍。闪存等非易失性存储器 (NVM) 紧随其后，可提供更高的存储器容量和密度，同时还能在断电时保存信息。

最近的新技术正在迅速出现，将处理任务带到内存附近或内存内部，提高计算效率并启用新功能。新兴的 NVM 使用新型材料和机制来存储数据。有望混合内存层次结构以提高整体性能。此外，独特特性为启用新应用程序（例如神经形态计算）和新架构（例如 3D 集成）提供了巨大潜力。

台积电的非易失性存储器解决方案包括闪存，自旋转移矩磁随机存取存储器 (STT-MRAM) 和电阻式随机存取存储器 (RRAM)。台积电也在积极探索相变随机存取存储器 (PCRAM) 和自旋轨道扭矩 MRAM (SOT-MRAM) 元件，以及支持更高密度交叉点阵列架构必不可少的选择器设备。

 高速低功耗自旋轨道扭矩磁性随机存取存储器的材料要求

由于自旋轨道扭矩磁性随机存取存储器 (SOT-MRAM) 作为下一代低功耗和高速片上缓存存储器应用引起了极大的兴趣，分析磁性隧道结 (MTJ) ) 与 CMOS 存取晶体管集成时实现 sub-ns 和 fJ 写操作所需的特性。用于面内 Y SOT-MRAM 的 2T-1MTJ 单元级建模框架表明，高自旋霍尔电导率和中等 SOT 材料薄层电阻是首选。基于文献中实验报道的各种 SOT 材料，包括重金属，拓扑绝缘体和半金属，对 Y 型 SOT 电池的写入能量和速度性能进行了基准测试。然后对具有不同厚度和电阻率的 SOT 材料 Pt，β-W 和 BixSe(1-x) 进行详细的基准测试。进一步讨论了如何扩展 2T-1MTJ 模型以分析 SOT-MRAM 的其它变体，包括垂直（Z 型）和 X 型 SOT-MRAM，两端 SOT-MRAM 以及自旋转移扭矩（ STT) 和压控磁各向异性 (VCMA) 辅助的 SOT-MRAM。这项工作将为未来的 SOT-MRAM 材料，器件和电路研究提供必要的指导。

SOT-MRAM 的界面工程以调节原子扩散，使 PMA 稳定性 >400°C

在优化 W/CoFeB/MgO 结构，满足 SOT-MRAM 生产中的垂直磁各向异性 (PMA) 要求方面的工作。通过优化沉积Mg层的自然氧化过程，在W/CoFeB和CoFeB/MgO界面，引入不同的粉尘层，W/CoFeB/MgO结构的PMA可提高约100%，远高于Ta-基于结构。透射电子显微镜研究，进一步证实了这种 PMA 增强的起源。研究了相应的 SOT 开关效率和电流感应有效场。

40nm 2Mb ReRAM 宏使用自动成型和自动写入方案，成型时间减少 85%，页面写入时间减少 99%

这项工作提出了

（1）一种自动成型（AF）方案，以缩短宏成型时间（TFM-M）和测试成本。

(2) 一种缩短页面复位时间 (TW-PAGE-RST) 的自动复位 (ARST) 方案，以扩展待机模式下隐藏复位操作的应用。

 (3) 自动复位 (ASET) 方案以缩短页面写入时间（TW-PAGE）与隐藏复位方案相结合。一个制造的 40nm 2Mb ReRAM 宏实现了 85+% 的 T FM - M 减少，以及 99+% 的 TW-PAGE 减少。AF，ARST 和 ASET 方案首次在 ReRAM 的硅片中进行演示。

用于回流焊和汽车用途的 22nm STT-MRAM，具有高良率，可靠性和抗磁能力以及性能和屏蔽选项。

展示了嵌入 22nm 超低泄漏 (ULL) CMOS 技术的具有回流焊能力的自旋转移扭矩 MRAM 的高良率结果。该技术支持 -40 至 150°C 的操作和数据保留，尽管 6 个回流焊循环并且在 150°C 下可保持远远超过 10 年。在 25°C 和 1ppm 位扰动水平下，十年自然磁场抗扰度 >1100 Oe。封装内屏蔽解决方案演示了 <; 来自盘式磁铁的 1ppm 位扰动率提供 3.5 kOe 干扰场，在 25°C 下持续约 80 小时。权衡回流能力，使用更小的 CD 磁隧道结，实现了更高的性能，例如，在 20Mb 设计中，125°C 下的读取信号开发时间为 6ns，-40°C 下的平均写入脉冲时间略高于 30ns。

从 MRAM 中获取熵的 28nm 集成真随机数发生器

提出了一种基于磁隧道结 (MTJ) 在低写入电流下的随机开关行为的集成真随机数发生器 (TRNG)。完整的 TRNG 设计为对现有的 28nm CMOS 嵌入式 MRAM 的开销最小。据所知，这是该随机过程的第一次实验研究，也是第一个使用商业 STT-MRAM 技术实现的 TRNG。该原型仅向标准 MRAM 阵列增加了 180μm 2 以用于 TRNG 操作。在 -25 到 100°C 范围内通过了所有 NIST 随机性测试，同时在标称条件下消耗 18pJ/bit 和 66Mbps 吞吐量。

嵌入式 MRAM 技术的最新进展和未来方向

MRAM 可以在先进的 VLSI 技术中扮演各种片上存储器的角色，从高保留，支持回流焊的非易失性存储器 (NVM) 到密集的非易失性或高保留工作 RAM。介绍了支持回流焊的 MRAM NVM 以及在高保留率与速度，功率和密度之间进行权衡的扩展的结果。

40nm 低功耗逻辑兼容相变存储器技术

展示了 40 纳米低功耗逻辑平台中的嵌入式相变存储器技术，其增加的工艺复杂性最小——标准逻辑上的两个非关键附加掩模。使用专门设计的硬掩模和蚀刻工艺，使用与 40nm 逻辑平台相同的光刻工具，实现存储单元底部电极尺寸缩小 50%。底部电极 CD 收缩以及电极材料在导电性和导热性方面的优化使写入电流显着降低 (~4x)，在 40nm BE CD 下达到~300 A 的竞争水平。在这项工作中报告的嵌入式 PCM 单元展示了超过 100 倍的内存窗口 -（RESET/SET 电阻切换比），超过 200k 的循环耐久性，外推 10 年保持在 120 。在这项工作中，不仅提供了大的开关电阻比，而且还提供了几乎与 PCM 启动电阻状态无关的高度可控的电阻值以及相应的编程脉冲要求。开关电阻比和电阻值可控性是神经网络和内存计算应用的关键特性。在这项工作中，在 MNIST 数据集上，断言了在用于推理应用程序的高能效，高密度，二元神经网络的设计余量方面的优势，该网络的目标精度水平远远超过 90%。开关电阻比和电阻值可控性是神经网络和内存计算应用的关键特性。

具有间隔辅助工艺和多级存储功能的逻辑兼容低功耗 1T1R PCRAM

PCRAM耐力循环诱导多孔GST材料的观察

具有结构紊乱的溅射外尔半金属 WTex 中的大而稳健的电荷自旋转换

拓扑绝缘体最近在超低功率自旋轨道扭矩 (SOT) 器件方面显示出巨大的前景，这要归功于源自自旋动量锁定表面状态的高电荷到自旋转换效率。另一方面，外尔半金属可能更受欢迎，因为自旋极化表面以及体态，对磁性和结构无序的鲁棒性以及用于集成在金属磁性隧道结中的更高导电性。在这里，报告溅射 WTex 薄膜在低温下，存在结构无序的情况下表现出 Weyl 半金属 WTe2 和宿主无质量 Weyl 费米子的局部原子和化学结构。

晶体管结构

台积电 CMOS 逻辑技术一直依赖平面晶体管结构，直到 2014 年 FinFET 采用 16 纳米技术投入生产。FinFET 结构解决了平面器件缩放的一个基本限制，即在短栅极长度下沟道的静电控制不佳。FinFET 还实现了晶体管密度缩放与器件有效宽度缩放的部分解耦，这是实现晶体管每单位占用面积增加的晶体管电流的重要特征。与平面晶体管相比，这些 FinFET 特性能够显着降低电源电压。FinFET 还为功率性能优化提供了新的自由度，这有助于从 16 纳米到最近推出的 5 纳米技术节点的能效显着提高。

台积电的研发继续探索下一代结构，例如堆叠纳米线或堆叠纳米片，以寻求未来技术节点的计算性能和能源效率的新高度。

参考链接：

https://www.tsmc.com/english