最近一直在搞CDC (clock domain crossing) 方面的事情，现在就CDC的一些知识点进行总结。

做CDC检查使用的是Spyglass工具。以下内容转载自：Spyglass检查之CDC（2） | 码农家园 (codenong.com)

文章目录

• Clock_info01
• Reset_info1
• Setup_clock01

本文主要介绍cdc_setup过程中的rules——clock_info1,reset_info1, setup_clock01，它们报告设计中的时钟树，复位树。

Clock_info01

报告设计中的时钟信号。spyglass可以识别出以下类型clock

module top (d,q,clk1,sr):
 input [3: 0]d;
 input clk1, sr;
 output [3: 0]q;
 reg [3: 0]q:
 reg clk3;
 wire clk2, clk4, w1;
 BB(clk1, clk2, w1);
 always @(posedge clk1)
    q[0]=d[0];
 always @(negedge clk2
    q[1]=d[1];
 always @(posedge clk3)
    q[2]=d[2];
 always @(posedge clk1)
    if(sr==1)
        clk3=0:
    else
        clk3=-clk3;
 always @(posedge clk4)
    q[3]=d[3];
 endmodule

clk1 是 Primary clock，clk2 是Black box clock，clk3 是Derived Clock，clk4 是Undrived Clocks

Reset_info1

报告设计中的同步复位，异步复位和清除信号

Setup_clock01

报告时钟源，时钟使能信号以及clock cone（不知道翻译成啥）。
设计中多个输入时钟通过选择器后只输出一个时钟，输出的时钟称为clock cone。