APB总线的版本

根据APB VIP的功能，APB3 Slave支持了PREADY、PSLERR信号。而APB2文档里未提及。
APB4又支持PPORT信号，PSTRB信号。

寄存器测试步骤

1. 复位值检查是否符合要求；
2. 全部写入ff值；
3. 全部写入aa值；
4. 全部写入55值；
5. 所有寄存器随机写入检查。
   地址黏连的问题检查：写入某位置后，后检查周边寄存器值是否被改变。

CMOS电路

1. 反相器电路。输入1，输出0，输入0，输出1.
2. 上面为PMOS管，下面为NMOS管。PMOS以正电荷传递电信号，需要电源负极激活。NMOS需要电源正极激活，以电子传递电信号。
3. 电子传递信号的速度比正电荷快，在工艺上，需要加宽PMOS的沟道（2倍），提高PMOS的电信号传递使得和NMOS基本相同。
4. 上下两端为源级s(source)，中间两端为漏极d(drain)。中间为栅极g(gate)
5. 0-1电平的开关变化对应于电子或者空穴的
   
   某传输门的电路的版图
   

噪声容限

指在MOS管的栅极，栅极电压的范围。

CMOS的功耗

电荷的流动形成了功耗，是根本原因。

1. 动态功耗：充电和放电
2. 短路功耗：在噪声容限范围外，开关导通瞬间，PMOS和NMOS可能出现都为1，则电路短路的功耗。或者即使在噪声容限范围内，但是CMOS并非完全的通断（取决于工艺）。
   
3. 漏电功耗：二极管和晶体管漏电。

降低功耗的方式

1. 降低电压，这样电路开关变化时候电荷流动少。但是目前3.3v降低，降到0.8v的标准电压，是低功耗了，但是噪声容限降低了，对工艺和抗干扰是挑战。
2. 降低翻转频率：优化RTL代码。
3. 降低PMOS、NMOS的沟道，本质是会降低电荷流动量。
4. 降低沟道长度，输入到输出的位置变短了，电荷移动路程短了。

NAMD电路设计

1. 根据真值表，有0则为1，全1则为0，则上面是并联，下面是串联。上面是VDD，下面是GND。
2. 逻辑上，出现短路的现象会很弱。
   

NOR电路设计

1. 同理的，全0则为1，有1则为0，则下面并联，上面串联。
2. PMOS做下拉会有阈值损失，同样NMOS做上拉也会。因此一般是PMOS做上拉部分，NMOS做下拉部分。
   

锁存器和触发器

锁存器是电平敏感，触发器边沿敏感。
当CLK为低电平信号才有效时候，导致Q发生变化，波形看是锁存器。
第二个为D触发器。

建立保持时间的满足

https://www.zhihu.com/question/278533038/answer/2151182025
Tcq: 寄存器 clock 端到 Q 端的延迟
Tcomb： data path 中的组合逻辑延迟；
Tsu: 建立时间；
Thd：保持时间；
Tclk: 时钟周期；
Tskew: 时钟偏移。

• 建立时间需要满足
  Tcq + Tcomb + Tsu <= Tclk + Tskew
  Tsu <= Tclk + Tskew - Tcq - Tcomb
• 保持时间需要满足
  Tcq + Tcomb >= Thd + Tskew
  Thd <= Tcq + Tcomb - Tskew

1. 降低时钟频率可以提高建立时间的裕量
2. 增高时钟偏移也可以提高建立时间的裕量，但是保持时间裕量会受到影响，保持时间相比于建立时间更容易满足。

乘法器

本质上是全加器和半加器的M*N组合