GAAFET与FinFET架构

三星3纳米成功流片！GAA架构

在2021年技术论坛上台积电强调3 纳米制程将照时程于2022 下半年正式量产。作为竞争对手的韩国三星也在积极加快3纳米量产进程。

据外媒报道，三星日前表示，采用GAA 架构的3 纳米制程技术已正式流片（Tape Out），对全球只有这两家能做到5 纳米制程以下的半导体晶圆代工厂来说，较劲意味浓厚。

外媒报道指出，三星3 纳米制程流片进度是与新思科技（Synopsys）合作，加速为GAA 架构的生产流程提供高度优化参考方法。因三星3 纳米制程不同于台积电或英特尔的FinFET 架构，而是GAA 架构，三星需要新设计和认证工具，因此采用新思科技的Fusion DesignPlatform。制程技术的物理设计套件（PDK）已在2019年5 月发布，2020 年通过制程技术认证。预计此流程使三星3 纳米GAA 结构制程技术用于高性能运算（HPC），5G，行动和高阶人工智能（AI）应用芯片生产。

三星代工设计技术团队副总裁Sangyun Kim 表示，三星代工是推动下一阶段产业创新的核心。三星不断发展技术制程，满足专业和广泛市场增长的需求。三星电子最新且先进的3 纳米GAA 制程技术，受惠于与新思科技合作，Fusion Design Platform 加速准备，有效达成3 纳米制程技术承诺，证明关键联盟的重要性和优点。

新思科技数字设计部总经理Shankar Krishnamoorthy 也表示，GAA 晶体管结构象征着制程技术进步的关键转折点，对保持下一波超大规模创新所需的策略至关重要。新思科技与三星战略合作支持提供一流技术和解决方案，确保发展趋势延续，以及为半导体产业提供机会。

GAA（Gate-all-around）架构是周边环绕着Gate 的FinFET 架构。照专家观点，GAA 架构的晶体管提供比FinFET 更好的静电特性，可满足某些栅极宽度的需求。这主要表现在同等尺寸结构下，GAA 的沟道控制能力强化，尺寸进一步微缩更有可能性。相较传统FinFET 沟道仅3 面被栅极包覆，GAA 若以纳米线沟道设计为例，沟道整个外轮廓都被栅极完全包裹，代表栅极对沟道的控制性更好。

 3 纳米GAA 制程技术有两种架构，就是3GAAE 和3GAAP。这是两款以纳米片的结构设计，鳍中有多个横向带状线。这种纳米片设计已被研究机构IMEC 当作FinFET 架构后续产品进行大量研究，由IBM 与三星和格罗方德合作发展。三星指出，此技术具高度可制造性，因利用约90%FinFET 制造技术与设备，只需少量修改的光罩即可。另出色的栅极可控性，比三星原本FinFET 技术高31%，且纳米片通道宽度可直接图像化改变，设计更有灵活性。

对台积电而言，GAAFET（Gate-all-around FETs）仍是未来发展路线。N3 技术节点，尤其可能是N2 节点使用GAA 架构。目前正进行先进材料和晶体管结构的先导研究模式，另先进CMOS 研究，台积电3 纳米和2 纳米CMOS 节点顺利进行中。台积电还加强先导性研发工作，重点放在2 纳米以外节点，以及3D 晶体管，新存储器，low-R interconnect 等领域，有望为许多技术平台奠定生产基础。台积电正在扩大Fab 12 的研发能力，目前Fab 12 正在研究开发N3，N2 甚至更高阶制程节点。

三星，台积电3纳米架构大不同 谁具有市场优势？

三星与台积电在先进制程的大战，进入3纳米后也变得更多元，主要在于两家公司切入3纳米的技术架构大不同。三星押注环绕闸极（GAA）架构，宣称在GAA研发进度领先台积电；台积电则延续先前采用的鳍式场效电晶体（FinFET）架构，最快2纳米才评估导入GAA架构。

对于三星发展先进制程态度积极，台积电一向不回应竞争对手动态。业界认为，台积电2022年3纳米量产计划仍顺利，有信心更获得客户支持，也是在客户的选择之下，维持3纳米FinFET架构设计，非常具有优势。

台积电业务开发副总张晓强日前在技术论坛上透露，台积电认为继续采用FinFET架构开发3纳米制程，能帮助客户取得成功的最佳方案。台积电预期，3纳米效能可较5纳米提升10%至15%，功耗减少25%至30%，逻辑密度增加1.7倍，SRAM密度提升1.2倍，类比密度则提升1.1倍等。目标3纳米量产第一年，客户产品量能达到5纳米两倍以上，广泛应用于智慧机与高速运算（HPC）平台。

三星，台积电分别采用不同架构设计的3纳米制程，将在2022年实际对决。三星采用GAA架构外，目前三星也开发3纳米乃至2纳米所需的第二代技术：多桥通道场效应电晶体（MBCFET），三星声称相关技术能使晶片效能较7纳米时提高35%，面积减少45%，功耗降低五成，相关技术的实际量产情况尚须持续追踪。

台积电已确定使用FinFET架构提供客户3纳米制程产能，台积电宣示，相近该架构将能提供客户最成熟的技术，最好的效能及最佳的成本，按照计划开发且进度良好，相较于5纳米及7纳米的类似时期，持续观察到3纳米在高效能运算及智慧手机应用都有较多客户投入。由于先进制程开发所费不赀，在综合各方面指标后，不仅只有英特尔，苹果用得起，欧洲领先的人工智慧（AI）芯片大厂Graphcore也已经谈妥3纳米长期合作计划。

Graphcore是台积电3纳米早期合作伙伴之一，这家来自英国的AI晶片业者，多次被外国媒体点评为有机会超过辉达的新创公司，获得2019年，2020年“最酷的独角兽公司”殊荣，先前在台积电技术论坛上，双方也已郑重介绍未来合作蓝图。

GAAFET晶体管时代即将到来！但FinFET仍是主流

三星在2021年初的IEEE国际固态电路大会(ISSCC)上，公布3nm制造技术的一些细节，包括类似全栅场效应晶体管(GAAFET)结构，率先开启先进工艺在技术架构上的转型。知名能源与电力媒体eenews报道称，三星工厂已经流片采用环绕栅极 (GAA) 晶体管架构的3nm芯片，通过纳米片(Nanosheet)制造出MBCFET(多桥通道场效应管)，可显著增强晶体管性能，主要取代FinFET晶体管技术。

 为了能够从台积电手中抢到客户，三星半导体最近几年一直在积极宣传GAA(gate all around)。伴随着成功流片，三星3nm芯片即将进入模量产。但随后有消息称，可能在2022年推出的3nm(GAA架构)，要推迟到2024年。

　　根据三星官方的数据，7nm FinFET制造工艺相比，3nm GAA技术的逻辑面积效率提高35%以上，功耗降低50%，逻辑面积减少45%。三星执行副总裁兼代工销售和营销主管Charlie Bae表示：“基于GAA结构的下一代工艺节点(3nm)将使三星能够率先打开一个新的智能互联世界，同时加强技术领先地位”。

　　什么是GGA晶体管？

 GGA的全称是Gate all around Field Effect Transistors(简称GAAFET)，中文全称全环栅晶体管，能够延续半导体技术经典“摩尔定律”的新兴技术路线，可进一步增强栅极控制能力，克服当前技术的物理缩放比例和性能限制。

　　据了解，GAAFET有两种结构，一种是使用纳米线(Nanowire)作为电子晶体管鳍片的常见GAAFET;另一种则是以纳米片(Nanosheet)形式出现的较厚鳍片的多桥通道场效应管MBCFET，这两种方式都可以实现3nm工艺节点，只是取决于制造商具体的设计。从GAAFET到MBCFET，可以视为从二维到三维的跃进，能够改进电路控制，降低漏电率。

 GAA晶体管能够提供比FinFET更好的静电特性，满足某些栅极宽度的需求。在同等尺寸结构下，GAA沟道控制能力增强，给尺寸进一步微缩提供可能;传统FinFET的沟道仅三面被栅极包围，GAA以纳米线沟道设计的整个外轮廓都被栅极完全包裹，意味着栅极对沟道的控制性能就更好。Leti公司高级集成工程师Sylvain Barraud指出：“与FinFET相比，除了具有更好的栅极控制能力以外，GAA堆叠的纳米线还具有更高的有效沟道宽度，能够提供更高的性能。”

　　台积电与三星的分歧

　　台积电和三星在5nm，7nm节点继续使用FinFET(鳍式场效应管)结构，但是3nm工艺的晶体管结构选择出现分歧。三星确认将率先在3nm的工艺节点上使用GAAFET，台积电则更保守的使用FinFET结构。只是台积电使用FinFET工艺知识权宜之计，工艺制程来到3nm后，鳍片(Fin)宽度达到5nm(等于3nm节点)时，FinFET将接近实际极限，再向下就会遇到瓶颈。

　　因此，有消息称台积电也将在2nm工艺节点将转向GAA架构，全新的MBCFET架构以GAA制程为基础，可以解决FinFET因为制程微缩，产生的电流控制漏电等物理极限问题。2nm或将是FinFET结构全面过渡到GAA结构的技术节点。在经历了Planar FET，FinFET后，晶体管结构将整体过渡到GAAFET结构上。

 台积电选择在第一代3nm工艺继续使用FinFET技术，处于多方面的考虑。首先是相同的制程技术与制造流程下，无需不用变动太多的生产工具，就能实现从FinFET切换到GAA，具有不错的成本优势。特别是先进工艺晶圆的设计成本，会让客户更加谨慎的选择制造工艺。根据早前曝光的设计奋勇来看，5nm的晶圆开发费用高达4.76亿美元，3nm甚至2nm会更高。

　　在先进制程的开发里变更设计，无论是改变设计工具或者是验证和测试的流程，都会是庞大的时间和经济成本，帮助客户降低生产的成本。台积电首席科学家黄汉森强调，选择FinFET工艺是从客户角度出发的，成熟的FinFET结构产品性能会更加稳定。

　　三星方面，最近几年的晶圆制造出与追赶阶段，需要在3nm时代寻找技术架构差异化，拉近与台积电芯片代工方面的技术差距，用更激进的策略来获取客户。IBS首席执行官Jones表示：“与3nm FinFET相比，3nm环绕闸极具有更低的阈值电压，可能带来15%到20%的功耗降低，在某种程度上提供更多的性能。”

　　未来晶体管结构

　　市场对于高性能芯片的渴望在不断推动技术的进步，新的GAA技术让3nm节点工艺成为现实。但是在GAA后，半导体又有可能往哪些方向发展？

　　Forksheet FET

随着未来向更小制程的继续，将要求标准单元内nFET和pFET器件之间的间距更小。但FinFET和Nanosheet的工艺限制n-to-p器件之间的间距。除了Nanosheet，还有一些属于“全栅”类的其它技术选项。为了扩大这些器件的可微缩性，IMEC提出一种创新的架构，称为Forksheet FET。

 Forksheet可以理解为是Nanosheet的自然延伸，具有超出2nm技术节点的额外缩放和性能。Forksheet的nFET和pFET集成在同一结构中，由介电墙将nFET和pFET隔开。优势在于有更紧密的n到p的间距，减少面积缩放。与Nanosheet FET相比，在相同制程下的Forksheet FET电路将更加紧凑。

 在从平面晶体管到FinFET再到Nanosheet的进化过程中，可以将Forksheet视为下一个发展路径。CFET(Complementary FETs，互补场效应晶体管)是2nm甚至以后另一种类型的技术选项，由两个独立的Nanosheet FET(p型和n型)组成，把p型纳米线叠在n型纳米线上的结构。通过叠加的方式实现折叠的，借此消除n-to-p分离的瓶颈，能够将单元有源区域的面积减少2倍。

　　IBS首席执行官Handel Jones称：“CFET前景广阔，但目前还为时过早。向1nm CFET系列逻辑器件的发展推动新BEOL和MOL解决方案的开发，但问题是即使增强了栅极结构，也需要增强MOL和BEOL，需要通过引入新的导体来补充这些集成方案，否则性能提升将受到限制。”对于未来技术架构的演进趋势，IMEC认为：3纳米之前采用Nanosheet，2纳米采用Forksheet，1纳米采用CFET。

　　在进一步的研究中，需要解决将这些器件完全投入生产的工艺挑战。目前这些仍在研发中的技术前景尚好，但也都有更自的挑战待突破，包含散热的控制和制造成本等。但可以看到的是，2纳米及后已有数项技术正在进行中，虽有困难但也是遥不可及。

　　Bizen晶体管架构

　　英国初创公司Search For The Next(SFN)和苏格兰芯片制造商Semefab合作开发Bizen晶体管架构，可能从另一方向打破CMOS的极限。提出Bizen晶体管架构最初的目的就是为了创建具有较少掩膜步骤的芯片，使得同一块芯片上同时具有逻辑和功率晶体管，在这一初衷下创建一个LED驱动器的集成电路。

　　SFN首席执行官Summerland提出使用齐纳二极管反向偏置特性的想法，该特性是由二极管N区域和P区域之间掺杂水平的突然变化产生的，最终致使量子电流的产生，驱动双极晶体管。SFN的Bizen晶体管设计将双极结与齐纳二极管的概念结合在一起，利用量子隧穿效应从传统的双极晶体管中消除了电阻以及所有金属层。晶体管使用量子隧道连接栅极并能够建立多个栅极连接，这意味着可以在一个晶体管内创建多个非门和或门，缩小了逻辑电路的裸片。

　　由于没有能够满足所有应用的技术，在芯片微缩和功能扩展的过程中，制程的进步，晶体管结构的变化和其他方法会交替进行，不断推动芯片性能提升。在先进半导体制造的成本不断攀升的当下，如何利用现有的技术，获得客户青睐至关重要;如果芯片制造商不能在生产技术与制造成本中取得较好的平衡，未来难以在竞争中保持优势地位。

 参考链接：

https://baijiahao.baidu.com/s?id=1703952031977996771&wfr=spider&for=pc

https://ijiwei.com/n/792333

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