一、计算机系统概述

1.1 在计算机发展过程中，有哪些事件可认为是具有转折点和里程碑意义的？电子计算机的飞速发展，什么因素起着主要推动作用？

• 具有转折点和里程碑意义的事件：
  • ①1946年2月14日，第一台通用电子计算机ENIAC问世，标志着信息时代的开始；
  • ②1949年，第一台存储程序计算机EDSAC，冯·诺依曼结构的第一个实现；
  • ③晶体管、集成电路、超大规模集成电路器件的使用；
  • ④摩尔定律（集成电路上可容纳的晶体管数目大约每18个月会增加一倍，微处理器的性能大约每18个月会提升一倍，价格大约每18个月会下降一半）的提出。
• 计算机发展的推动因素：软硬件技术的发展；应用需求的推动；体系结构的变革等。

1.2 说明高级语言、汇编语言、机器语言三者的差别和联系。

• ①机器语言由 0、1 代码组成，是机器能识别和执行的一种语言；
• ②汇编语言是面向机器的语言，它由一些特殊的符号表示指令；
• ③高级语言是面向用户的语言，它是一种接近于数学的语言，直观、通用、与具体机器无关。
• 三者关系：汇编语言必须通过汇编器翻译成机器语言才能被机器识别和执行；高级语言必须经过编译（和汇编）后才能被机器识别和执行。

1.3 软硬件界面、功能、等价性。

• ①软硬件之间的接口不是确定不变的，而是可以浮动的；
• ②软硬件在功能设计上是等价的：计算机系统结构中除最基本的器件和电路外，任何硬件实现的操作都可以由软件实现，任何软件实现的操作也可直接由硬件完成；
• ③软硬件在性能上是不等价的：通常，某个特定的功能由硬件实现比用软件实现的执行速度快，成本高，灵活性低。

1.4 冯·诺依曼计算机的特点是什么？

• ①计算机由运算器、控制器、存储器、输人设备和输出设备五大部件组成。
• ②指令和数据均用二进制数表示。
• ③指令和数据以同等地位存放于存储器内，并可按地址访问。
• ④指令由操作码和地址码组成，操作码表示指令的操作性质，地址码指出操作数的来源。
• ⑤指令在存储器内按顺序存放。
• ⑥机器以运算器为中心，输人输出设备与存储器间的数据传送通过运算器完成。

1.5 讨论以下问题：

• (1) 指令和数据存放在同一存储器的优缺点。
  • 优点：主存只有一个地址空间，编程简单，管理容易，空间利用率高；
  • 缺点：指令与数据共享存储器访问总线，效率较低；
• (2) 指令在存储器中顺序存放的优点。
  • 可以比较方便地按顺序存放和按顺序读取和执行；
  • 顺序执行时指令寻址可以PC自增自动完成；
  • 顺序执行时，指令中不需要给出下一条指令的地址，有利于缩短指令字长度。

1.6 在存储程序计算机中， CPU 正在执行的程序所包含的指令和数据均以二进制形式存储于主存储器，CPU 需要区分指令和数据吗？为什么？CPU 如何区分？

• 需要区分。因为CPU将指令和数据从存储器取出后要进行不同的操作。取出指令后放到指令寄存器IR中，然后进行指令译码等操作。而取出数据后放到数据寄存器中，然后进行算术/逻辑等操作。
• CPU通过不同的时间段来区分指令和数据：取指周期取出的信息流为指令，执行周期取出的信息流为数据。
• CPU通过地址来源区分：从PC指向的存储单元中取出的是指令，而操作数地址由指令地址码字段提供。

1.7 高级语言程序的执行过程

1.8 计算机系统结构、计算机组成、计算机实现

• ①系统结构：研究软件与硬件的功能分配以及确定软件与硬件的交界面。
• ②组成：研究硬件系统各组成部分的内容构造和相互联系，实现机器指令级的各种功能特性。
• ③实现：对计算机的物理实现。研究各部件间的物理结构，机器制造技术与工艺等。
• 三者关系举例：针对乘法。
  • （指令系统层）指令系统中是否设置乘法指令由系统结构设计者确定；
  • （操作逻辑层）用高速乘法器还是加法器和移位器实现乘法由组成设计者确定；
  • （具体执行层）器件的类型、数量及组装技术由实现者确定。
• 一种系统结构可以有多种组成，一种组成可以有多种物理实现。如 Intel 与 AMD 同属 X86 体系结构，但实现技术未必相同。

1.9 软件兼容

• 向上（下）兼容：为某档机器编制的程序，不加修改就能运行在比其高（低）档的机器上。
• 向前（后）兼容：为某个时期投入市场的某种型号机器所编制的程序，不加修改就能运行在其之前（后）投入市场的机器。
• 系列机：同一厂家生产的具有相同体系结构，但具有不同组成和实现的不同型号的机器。
• 兼容机：不同厂家生产的具有相同体系结构的计算机。

1.10 机器字长、指令字长、存储字长

• 机器字长：CPU一次最多能处理的二进制位数。
• 指令字长：一条机器指令包含的二进制位数。
• 存储字长：一个存储单元可存放的二进制位数。

二、指令系统

2.1 CISC 与 RISC

2.2 编址方式及其分类

• (1)计算机系统中需要编址的设备：通用寄存器、主存储器、输入输出设备
  ①三个地址空间：通用Reg、主存、IO分别独立编址
  ②两个地址空间：通用Reg独立编址，主存、IO统一编址（低端主存，高端IO）
  ③一个地址空间：最低——通用Reg、最高——IO、中间——主存
  ④无地址空间：堆栈机（无需编址）

• (2)字节编址与字编址

  • ①字编址的机器结构简单，操作简便。数据较短时操作很不方便，尤其在非数值应用领域，
  • ②字节编址既能够支持字节操作，也能够支持字操作，灵活性好，存储器空间利用率高。
  • 字节编址引入的新问题：
    • A.字节编址顺序问题（小端——低字节，低地址 大端——高字节，低地址）
    • B.不同字长数据存放的边界问题：当边界对齐时，访问单字、半字、字节都可在一个存储周期内完成，读写数据控制逻辑简单，可能造成空间浪费；当边界不对齐时，双字、单字、半字都可能跨两个字单元存放，访问时可能需要两个存储周期，读写控制逻辑复杂，但不浪费存储空间。

2.3 寻址方式

三、存储器

3.1 解释存储元、存储单元、存储体概念及它们之间的关系。

• 存储元是存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或位单元，不能单独存取；
• 存储单元由若干存储元组成，是存储器读写的基本单位，并且具有特定存储地址；
• 存储体也被称为存储矩阵或存储阵列，是存储单元的集合。

3.2 简述 DRAM 刷新方式及特点。

• DRAM存储元中的电容会因为电荷泄露而引起所存信息衰减，因此必须定期对电容补充电荷，该充电操作被称为刷新操作。DRAM存储器所能维持信息的最长时间称为最大刷新间隔，一般为2ms 8ms等。一次刷新操作所需时间相当于一次读操作的时间，称为刷新周期。
  常用的刷新方式：
• 集中式刷新 ：将全部存储单元的刷新操作集中在一段时间内进行。正常工作期间DRAM可达全效率，但刷新期间CPU不能访存，会形成访存"死时间"。
• 分散式刷新 ：将刷新操作分散到每个存取周期内完成，即每个存取周期的前半段用于读写，后半段用于刷新。消除了访存死时间，但使CPU访存周期延长一倍。此外，还存在多余的刷新操作。
• 异步式刷新 ：将所有行的刷新操作平均分配在最大时间间隔内，使得在一个最大刷新间隔内，每一行仅被刷新一次。既克服了死时间，又没有多余的刷新操作，DRAM工作效率达到最高，是一种理想的刷新方式，得到广泛应用。但这种方式控制较复杂，需要较多的存储器外围电路支持（刷新地址计数器、刷新定时器、访存仲裁逻辑等）。如果将DRAM的刷新安排在CPU对指令的译码阶段，该阶段CPU不访存，因此不会增长存取周期，也不会有死时间。

3.3 说明存取周期和存取时间的区别。什么是存储器带宽？若存储器的数据总线宽度为 32 位，存取周期为 200ns ，则存储器的带宽是多少？主存容量、最大寻址空间、CPU 交换数据的单位各由哪些因素决定？

• 存取时间：完成一次存取操作的时间
• 存取周期：连续两次存储器操作所需的最小时间间隔
• 存取周期 = 存取时间 + 恢复时间
• 存储器的带宽指单位时间内存储器存取的信息量。
• 存储器带宽 = 1/200ns × 32位 = 160M 位/秒 = 20MB/S = 5M 字/秒
• 主存容量由软件（操作系统）和CPU共同决定；最大寻址空间主要由CPU地址总线位数和存储字长决定；CPU交换数据的单位主要由数据总线位数与机器字长决定。

3.4 在 DRAM 存储器中为何将地址分为行地址和列地址？采用这种双向地址后，需要增加哪些器件？给 DRAM 存储器的性能带来哪些方面的影响？

• 由于DRAM芯片集成度高，所以容量一般比较大，导致了地址引脚数的大幅度增加，这对芯片的集成又带来了困难。
• 为此，DRAM芯片通常将地址分为行地址和列地址两部分，行地址和列地址分时使用同一组地址引脚，这样可以将地址引脚的数量减少为原来的一半。
• 地址引脚采用多路分时复用技术后，芯片内部需要增加行地址锁存器，列地址锁存器。
• 由于地址分两次输入并缓存，会延长DRAM的存取时间。

四、存储系统

4.1 存储系统层次结构的意义？这种结构给计算机系统带来哪些新的问题？

• (1)计算机对存储器的基本要求是速度快、容量大、价格低。为解决三者之间的矛盾，通常把不同存储容量、不同存取速度、不同位价格的存储器按一定的结构组织起来，形成一个多层次的存储系统。
• (2)多层次存储结构提高了存储器的性能，但由于数据由原来存放在单一存储器中，变为下层存储器中某些数据的副本保存在上层存储器中，因此带来了以下问题：
  • ①地址映射问题：哪些数据的副本需要保存在上层，保存在上层的什么位置；
  • ②数据一致性问题：如何保证不同层次存储器中同一数据的一致；
  • ③地址变换问题：CPU给出的主存单元地址如何转化为不同层次存储器中的地址；
  • ④替换策略问题：当某层数据存满，且仍有新数据要装入时，应将哪些数据替换出去。

4.2 在存储系统的层次结构中，设计高速缓冲存储器和虚拟存储器的目的各是什么？对这两个存储层次的管理有何异同点？

• (1)设计Cache的目的是为了提高存储器的访问速度。Cache层次使得CPU在对存储器进行访问时，速度可以接近Cache的速度，容量可以达到主存的容量。
• (2)设计虚存的目的是为了提高存储器的容量。虚拟存储技术使得用户在使用存储器时，感觉可用容量接近于辅存的容量，而访问速度上接近于主存。
• Cache-主存的管理主要由硬件实现，对于系统程序员和应用程序员都是透明的；
• 虚拟存储器由软硬件结合实现，由操作系统管理，仅对应用程序员透明。

4.3 CPU 和 Cache 之间， Cache 和主存之间，主存和辅存之间数据交换的单位分别是什么？
CPU-Cache——字 Cache-主存——块/行 主存-辅存——页

4.4 将数据 Cache 和指令 Cache 分开有什么好处？**

• ①可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成；
• ②指令Cache可用ROM实现，以提高指令存取的可靠性；
• ③数据Cache对不同数据类型的支持更为灵活，既可支持整数（例32位），也可支持浮点数据（如64位

4.5 对于一个有多个盘面构成的磁盘存储器，当需要存储的文件长度超过一个磁道的容量时，应该将超出部分记录在同一个盘面的不同磁道，还是不同盘面的同一个磁道？

• 如果文件长度超过一个磁道的容量，应将它记录在同一个柱面上（即不同盘面的同一个磁道），因为这样不需要重新寻道，有利于提高数据读写速度。
  

五、总线与 IO

集中式总线仲裁机制：

• 链式查询方式： 通过一条判优链路对所有主模块逐个查询，距离总线控制器最近的设备优先级最高。各主模块通过BR信号线向总线控制器发起总线请求。当总线控制器逐个查询找到第一个有请求的主模块后，通过BG信号线响应该模块，该模块在获得总线后，置BS信号线为忙，独占总线与各从模块进行数据传输。传输完成后，主模块释放总线。控制线少、结构简单、电路故障敏感、优先级固定、灵活性差。
• 计数器定时查询方式： 总线控制器设置一个计数器，开始查询时，启动计数器。将计数值作为模块地址发往各个主模块。各请求主模块识别地址获得总线，置BS信号为忙使计数器停止。控制线增加、各模块优先级可变，灵活性好。
• 独立请求方式： 每个主模块专设BRi和BGi，各自独立向总线控制器发出请求，总线控制器内设排队电路，判优后通过BGi向优先级最高的请求模块发出允许信号。控制线多、硬件开销大、响应速度快。

5.1 总线的一次信息传送过程大致分哪几个阶段？若采用同步通信方式，请画出** CPU **通过总线从主存读数据过程中各类信号的时序关系图。
总线的一次信息传送过程大致分为申请分配、寻址、数据传送、结束四个阶段，其中申请分配阶段是在进入总线周期之前完成的。
同步通信时CPU通过总线从主存读数据的时序关系图如下（以1个总线周期包含4个时钟为例）：

5.2 异步通信方式和同步通信方式的实质性区别是什么？对于采用异步通信方式的总线来说，发送者和接收者按照各自的速度处理数据传送，那么它们之间是否需要进行时间上的协调？为什么？
异步通信和同步通信的实质性区别在于是否采用统一的时钟进行控制。对于采用异步通信方式的总线来说，发送者和接收者按照各自的速度处理数据传送，它们之间需要进行时间上的协调，采用应答方式取得联系，否则无法配合完成操作。

5.3 何谓半同步通信？它是如何实现通信双方在时间上的协调的？

• 半同步通信是一种同步和异步结合的通信方式。它以同步通信为基础，既能像同步通信那样由统一时钟控制，又能像异步通信那样允许传输时间不一致，因此既保留了同步通信控制简单的优点，又具有异步通信的灵活性，效率介于两者之间。
• 半同步通信在正常总线周期通信双方的时间协调方式与同步通信相同。但对于少数特慢的设备，增加一条'等待'状态信号线（/WAIT）来控制是否进入等待状态，并根据需要插入若干个'等待'时钟，以使正常总线周期得到延长。通过监测"等待" 信号的有无，决定进入或者退出等待时钟，实现通信双方在时间上的协调。

5.4 为什么要设立总线仲裁机构？集中式总线控制常用哪几种方法？对总线请求的响应速度哪一种最快？需要的控制线数哪一种最少？哪一种对电路故障最敏感？哪一种可方便地改变响应顺序？

• 某一时间总线只能被一个主模块使用，当有多个主模块试图同时使用总线时，需要总线仲裁机构对这些主模块的总线请求信号进行仲裁，依据一定优先级判定哪个模块可以使用总线。
• 常见的集中式仲裁机制分为链式查询、计数器定时查询和独立请求三种方式。
  • 独立请求方式响应速度最快；
  • 链式查询方式控制线最少；链式查询方式对电路故障最敏感；
  • 计数器定时查询方式可方便改变响应顺序。

5.5 IO 接口

• IO接口的功能：速度匹配、数据格式转换、电气转换、操作控制、状态查询、寻址。
• IO端口：IO接口中能被CPU直接访问的寄存器。控制、状态、数据。
• 波特率： 单位时间内传送的二进制位数（信息 总量 ），单位为波特(Band)。
• 比特率： 单位时间内传送的 有效 二进制数据位数，单位为位/秒(b/s)。

5.6 简述 IO 数据传送控制方式

• 程序查询方式： 其特点是主机与I/O串行工作，CPU启动I/O后，时刻查询I/O是否准备好，若设备准备就绪，CPU便转入处理I/O与主机间传送信息的程序；若设备未做好准备，则CPU反复查询，"踏步"等待直到I/O准备就绪为止。可见这种方式CPU效率很低。
• 程序中断方式： 其特点是主机与I/O并行工作。CPU启动I/O后，不必时刻查询I/O是否准备好，而是继续执行程序，当I/O准备就绪时，向CPU发中断请求信号，CPU在适当时候响应I/O中断请求，暂停现行程序为I/O服务。这种方式消除了"踏步"现象，提高了CPU效率。
• 直接存储器访问方式（ DMA ）： 其特点是主机与I/O并行工作，主存和I/O之间有一条直接数据通路。CPU启动I/O后，不必查询I/O是否准备好，当I/O就绪后，发出DMA请求，此时CPU不参与I/O和主存间的信息交换，只是把外部总线（地址线、数据线以及有关的控制线）的使用权暂时赋予DMA，仍然可以完成自身内部的操作，故不必中断现行程序，只需暂停一个存取周期访存（即周期挪用），CPU的效率高。

5.7 异步串行通信中，为什么要在数据格式中设置" 起始位"和"停止位"？

• 异步串行通信时，对于像字符或字节这样的数据组织，是 首尾相接按位传送 的。如果不加特殊标记，无法区分相邻的位属于前一个数据单位还是后一个数据单位。因此采用在帧格式中设置"起始位"和"停止位"的方法，对一帧数据的"头"和"尾"进行标记 ，以实现 帧同步 。

5.8 什么叫"踏步等待"？"踏步等待"对** CPU 的工作效率有何影响？画出采用程序查询方式进行单个数据的 I/O 交换时 CPU **执行现行程序的流程图。

• 采用程序查询方式进行I/O交换时，CPU需要不停地查询I/O设备的状态，这段时间CPU不能做任何其他事情，只能等待I/O就绪，称"踏步等待"。"踏步等待"使CPU的工作效率下降，此时CPU与I/O只能串行工作。
• 程序查询进行单个数据I/O交换时CPU现行程序流程图：
  现行程序→启动I/O设备→查询I/O状态→准备就绪？→交换一个数据→现行程序
                  ↑←←←←←↓

5.9 回答下列有关程序中断的问题：
（ 1 ）在什么条件下， I/O 设备可以向 CPU 提出中断请求？
（ 2 ）在什么条件和什么时间， CPU 可以响应 I/O 的中断请求？
（ 3 ）说明中断向量地址和入口地址的区别和联系。
（ 4 ）对于向量中断，为什么 I/O 模块把向量放在数据线上，而不是放在地址线上？

• (1)当 I/O接口中的设备工作完成状态为1（S=1），且该中断源未被屏蔽（MASK=0）时，接口置中断请求触发器状态为1（INTR=1）向CPU请求中断。
• (2)当CPU允许中断（EINT=1），且至少有一个中断请求被查到，则CPU在一条指令执行完时，响应中断。
• (3)中断向量编码器输出的是中断向量地址，该地址指向具体的中断服务程序的入口地址。即中断向量地址是中断服务程序入口地址的指示器。
• (4)地址线是单向的，CPU只能发送，不能读取，所以向量只能放在数据线上。

5.10 DMA 传送方式主要由哪几个阶段实现？各个阶段分别由何种技术支持？大体完成一些什么工作？

• DMA传送方式主要由预处理、传送、后处理三个阶段实现。
  • 预处理阶段由程序控制方式支持，主要完成CPU向DMA控制器发送交换初始参数的工作。
  • 传送阶段主要由周期窃取技术支持，完成I/O与主存间的数据传送。
  • 后处理阶段由程序中断方式支持，主要完成传送的结束处理工作（数据校验、出错判断、关I/O等）。

5.11 试从下面 7 个方面比较程序查询、程序中断和 DMA 三种方式的综合性能。

注意：程序中断方式虽然CPU运行效率比程序查询高，但传输速度却比程序查询慢。

六、数据表示及运算

6.1 行波进位和先行进位是什么？区别特点 四位先行进位表达式

• 行波进位加法器 ，即串行进位的并行加法器，是最简单的并行加法器n位行波进位加法器。可由n个全加器通过进位输入输出端首尾相连组成，其链式的串行进位结构也叫作"串行进位链"。 \(C_{i+1} = G_i + P_iC_i\)
• 先行进位加法器 ，是一种并行进位的并行加法器。打破进位间依赖关系，直接由并行输入的加数产生进位信号，并行得到各位的进位。各级的进位彼此是独立产生，将各级间的进位级联传播给去掉了，这样就可以减小进位产生的延时。四位先行进位表达式：（串行公式一级一级带入展开）
  

七、中央处理单元

7.1 请分析 CPU 内部采用分散互连结构和单总线以及多总线结构的优缺点。

• 分散互连结构 是在需要进行数据传输的部件间设置专用通路。该结构的优势是部件间不存在传输通路的竞争问题，所以指令执行速度快。
• 单总线结构 是将各部件都连接在单一的总线上。其优势是CPU结构紧凑，但由于部件间争用总线造成指令执行速度慢。
• 双总线结构 是在单总线结构的基础上增加了一条总线，使得ALU的两个输入可以分别来自两条线总线。双总线结构相对于单总线结构来说，通过增加一条总线来分担数据传输流量，使得指令执行速度得以提高。
• 三总线结构 是在双总线结构的基础上再增加一条总线，使得ALU的两个输入可以分别来自两条线总线，且ALU的输出连接到第三条总线上。总之，多总线结构通过增加硬件开销，换取指令执行速度。

7.2 CPU 结构及其分类

• 单周期 CPU ： 指令周期 = 时钟周期 = 最复杂指令执行时间。（ CPI=1 ）指令必须一条一条地执行，前一条指令的结果未被提交，则后一条指令不能启动。且由于所有指令的执行时间都以最复杂指令的执行时间为基准，导致简单指令的执行时间被延长，违反了加速经常性事件的设计原则。
• 多周期 CPU ： 指令周期 > 时钟周期 = 主存读写周期。（ CPI>1 ）将每条指令的执行划分为多个时间间隔大致相等的阶段，每个阶段的微操作序列被安排在一个时钟周期内完成。通常，一个时钟周期内最多可完成一次访存或一次寄存器访问或一个ALU操作。允许不同指令包含不同的时钟周期数，且功能单元可在一条指令执行过程中多次被使用（部件共享）。
• 流水 CPU ： 将一条指令的执行过程分为若干阶段，每个阶段由不同的部件加工处理，同一时间内，有多条指令在重叠执行。时钟周期以最慢部件的操作时间来设定。

7.3 流水线冒险与解决

• 结构冒险： 指令间竞争硬件资源引起。采用部件冗余解决，即增加硬件资源以满足指令使用。
• 数据冒险： 数据的引用先于数据产生引起。采用后推法，在相关指令间插入空指令，引起流水线停顿以保证程序的正确性；或采用数据旁路法，使用内部数据缓存直接提供给后续指令所需的数据，而不需要等待该数据被写回后才去使用。
• 控制冒险： 由分支指令引起。采用后推法或延迟槽技术缓解，或采用分支预测改进。

八、控制器

8.1 什么是指令周期、机器周期和时钟周期？三者有何关系？能不能说机器的主频越快，机器的速度就越快？为什么？

• CPU取出并执行一条指令所需的全部时间叫指令周期，通常一条指令周期操作包含取指令、指令译码、取操作数、执行、存放结果等步骤；
• 机器周期是在同步控制的机器中，执行指令周期中一步相对完整的操作（指令步）所需时间，通常安排机器周期长度=主存周期；
• 时钟周期是指计算机主时钟的周期时间，它是计算机运行时最基本的时序单位，对应完成一个微操作所需时间，通常时钟周期=计算机主频的倒数。
• 不能说机器的主频越快，机器的速度就越快。因为机器的速度不仅与主频有关，还与数据通路结构、时序分配方案、ALU运算能力、指令功能强弱等多种因素有关，要看综合效果

8.2 请分别分析用硬布线和门阵列两种组合逻辑控制单元设计技术设计控制器的特点。

• 这两种技术采用的设计方法一样，均为组合逻辑设计技术，但实现方法不一样。
  • 硬布线控制单元基于传统的逻辑门电路组合逻辑设计方法来构建控制单元
  • 门阵列控制器则采用集成度更高、性能更好的门阵列芯片，利用硬件描述语言等工具编程完成逻辑设计、通过烧制实现门阵列芯片内部的电路制作。

8.3 微指令操作控制字段有哪些常用的微命令编码方式？各有何特点？假设某机有 80 条指令，平均每条指令由 6 条微指令编制的微程序实现，其中有一条取指微指令是所有指令公用的。已知微指令长度为 32 位，则控制存储器容量至少需要多大？

• 微指令操作控制字段常用的微命令编码方式有3种：直接编码法、字段直接编码法、混合编码法。
  • 直接编码法中每个微命令直接用1位0、1编码表示，产生微命令的速度最快，但在微命令个数较多时会导致微指令过长难以实现。仅适用于控制较简单的场合。
  • 字段直接编码法按互斥-相容关系对微命令分组的方式组织微命令。组内微命令是互斥的，一条微指令中，每组只能发一个微命令。不同小组微命令是相容的，可同时发。这种方法既照顾了微指令译码速度，又可有效地压缩微指令长度，是一种非常实用的编码方式。
  • 混合表示法是直接控制法和字段直接编码法的结合。
• 控制存储器最小容量=（80×5+1）×32 = 401×32位